توضیحات
عنوان فارسی: دریایی از گیت ها. بستر آزمایشی پردازنده RISC 16 بیتی 10MIPS برای برنامه های کاربردی با خرابی امن
عنوان انگلیسی:
A Ses of gates based 10 MIPS 16 Bit RISC Processor Testbed for Failsafe Applications
چکیده
دریایی از گیت ها مبتنی بر بستر آزمایشی پردازنده های 16 بیتی RISC با حداکثر کارایی 10MIPS در یک نرخ کلاک 20 مگا هرتزی شرح داده می شود. با شروع از یک هسته کوچک تنها نیاز به 5000 گیت داریم، این ویژگی ها می تواند به شیوه انعطاف پذیر برای بدست آوردن معماری های مختلف سیستم اضافه می شود که برای برنامه های کاربردی با خرابی امن متناسب است. هسته دارای یک معماری هاروارد بارگذاری.ذخیره سازی با دستورالعمل های 24 بیتی، یک مسیر داده 16 بیتی، و یک خط لوله 2 مرحله ای می باشد. مسیر داده ها شامل 16 رجیستر همه منظوره 16 بیتی و یک جمع کننده carry-select 16 بیتی با سرعت بالا می باشد. این نسخه هسته، در یک master از GATE FOREST، 1.2 میلی متری ساخته شده است. یک نسخه آزمایشی با جریان کنترلی مورد بررسی قرار گرفته است. قابلیت اسکن مرزی با لایی آزمون یکپارچه و پوشش 100% مانده در خرابی داخلی می باشد. پشتیبانی نرم افزاری شامل شبیه سازی های سطح بالا و سطح RT، اسمبلر و کامپایلر پاسکال می باشد.
معرفی
وظایف حیاتی با ایمنی بیشتر و بیشتر در حال حاضر در ارتباط با سیستم های الکترونیکی می باشد، همانطور که توسط سیستم ABS در اتومبیل، هواپیما با هدایت خودکار و قطارهای بدون راننده مثال های نشان داده شده است. برای سیستم هایی با یک حالت امن (مانند خاموش کردن یک سیستم ABS)، سیستم هایی با خرابی امن باید به کار رود که به طور مداوم برای خطا و سوئیچ به حالت امن را مورد بررسی قرار می دهد اگر یک خطا شناسایی شده باشد. این سیستم ها باید کنترل خودکار باشند تا خطاها در طول مدت عملیات کشف شود [NiN89,NiC88]، و آنها نیاز به تست های خارج از خط کامل برای جلوگیری از انباشته شدن خطاهای غیر قابل تشخیص دارند [NiC88]. روش های استاندارد برای بررسی های استاندارد نسخه برداری و کدگذاری سخت افزاری هستند. در یک سیستم تکثیر کننده، تمام عملیات توسط دو پردازنده انجام می شود و نتایج آنها به طور مداوم در یک سیستم سکویا [Ber88] و یا VAXft3000 [Sie90] مقایسه می گردد (شکل 1a). در یک سیستم با کد گذاری، ورودی ها و خروجی ها که در سیستم کدگذاری می شود؛ تمام عملیات بر روی کدها و همچنین بر روی داده ها انجام می شود، و صحت عملیات می تواند از طریق کدها به دست آید [NiC88,NiN89] (شکل 1b). نمونه هایی برای چنین کدهایی، بیت توازن، کد همینگ، کد برگر و کد دو ریل آهن [SiS85] می باشد. در حالی که کد گذاری به طور کلی دارای یک سربار سخت افزاری پایین تر می باشد، این برای پیاده سازی، به ویژه برای ALU ها دشوار است که در آن هر دو عملیات ریاضی و منطقی انجام می گیرد [LoR92,TrA84].
پردازنده RISC 16 بیتی 10MIPS
در حال حاضر، ریز پردازنده های تجاری بارها در ایمنی برنامه های کاربردی بحرانی مورد استفاده قرار گرفته اند. از آنجا که مجموعه تست با یک کیفیت تضمین شده کامل می گردد، که به طور کلی برای چنین پردازنده هایی با یک ریسک بالا، تجمع خطاهای غیر قابل تشخیص وجود دارد. همچنین، هیچ ارائه ای برای مقایسه هایی با خرابی امن مانند کنترل کننده های کاملاً خودکار [KuR90,HuM84] در این پردازنده ها وجود ندارد، بطوری که آزمون های آنلاین مشکل ساز می شود. بنابراین، سیستم هایی با خرابی امن تخصصی باید در آینده مورد استفاده قرار بگیرند. پیشرفت در تئوری مدار خرابی امن منجر به چنین میکروکنترل هایی با خرابی امن می شود []. با این حال، اشکال اصلی این تکنیک های استفاده شده در این طراحی های مشابه، سربار منطقی بالا با توجه به مکانیسم های خرابی امن و زمان طراحی خیلی طولانی می باشد زیرا سبک طراحی سفارشی کامل، به طور انحصاری مورد استفاده قرار می گیرند. برای پرداختن به این مسأله مدارهای نیمه سفارشی با خرابی امن در Grenoble و Milano و IMS در گروه های کاری ESPRIT مورد بررسی قرار می گیرد؛ در IMS تأکید بر ساختارهای دریایی از گیت ها با خرابی امن قرار داده شده است. بستر آزمایشی RISC توصیف شده در این مقاله، بخشی از این فعالیت ها می باشد. خرابی امن از برنامه های کاربردی کنترلی تعبیه شده می تواند در یک روش انعطاف پذیر توسط ASIC که مبتنی بر پشتیبانی میکروپروسسورها که از عملیات امن حمایت می کنند، باشد. برای چنین پردازنده ای، ویژگی های خرابی امن باید با پیچیدگی کم و طراحی کارامد با اضافات ساده از مدارهای رابط تخصصی ترکیب شود. در این مقاله، یک بستر آزمایشی پروسسور RISC برای چنین برنامه های کاربردی کنترلی تعبیه شده توصیف شده است، این برای مطالعاتی در مورد معماری CPU با خرابی امن، و طراحی مدار، تست و پشتیبانی نرم افزاری مورد استفاده قرار می گیرد. در بخش بعدی، هسته میکرو پروسسور توصیف شده است. بخش 3، پیشرفت هایی برای تست آفلاین را مورد بحث قرار داده است، در حالی که بخش 4، تشخیص خرابی آنلاین از طریق چک کردن جریان کنترلی را مورد بررسی قرار می دهد. مسائل مربوط به پیاده سازی یک نسخه از هسته و یک نسخه ارتقا یافته در بخش 5 ارائه شده است.
توجه:
- برای دانلود فایل word کامل ترجمه لطفا اقدام به خرید فرمایید.
- پس از خرید بلافاصله لینک دانلود فایل برای شما ایمیل خواهد شد.
دیدگاهها
هیچ دیدگاهی برای این محصول نوشته نشده است.