ترجمه بهبود عملکرد سیستم DRAM

توضیحات

عنوان فارسی: بهبود عملکرد و سیستم های مناسب (fairness) به اشتراک گذاشته شده سیستم حافظه دستیابی مستقیم 

عنوان انگلیسی:

Enhancing both Performance and Fairness of Shared DRAM Systems

 چکیده:

در یک سیستم چند تراشه (CMP)، سیستم DRAM، سیستم  به اشتراک گذاشته شده در میان هسته ها است. در یک سیستم اشتراکی DRAM ،درخواست از یک موضوع نمی تواند فقط با درخواست تاخیری از دیگر تاپیک ها توسط بانک/باس/ردیف حافظه تضاد داشته باشد اما آنها می توانند تقارن لول بانک DRAM(dram_bank_leve) را بر هم زند. به عنوان یک نتیجه  هر دو تناسب و سیستم تنزل توان ، و برخی از موضوعات می توانند برای مدت زمان طولانی بی بهره بمانند.این مقاله  بنیادی جدید پیشنهاد  طراحی یک  DRAM مشترک کنترل کننده را که را کیفیت خدمات به ترد ها را فراهم می کند میدهد ، در حالی که توان سیستم را نیز بهبود می بخشد. عبارت های برنامه ریزی شده دسته ای آگاه(PAR-BS) طراحی ما در دو ایده کلیدی است. اول، PAR-BS پردازش درخواست DRAM در دسته برای ارائه مناسب و برای جلوگیری از  استایی درخواست ها . دوم، برای بهینه سازی توان سیستم، PAR-BS به کار گیری یک سیاست برنامه ریزی DRAM parallelism-aware که هدف آن پردازش درخواست از یک موضوع به صورت موازی در بانک DRAMاست، از راه کاهش زمان هدر رفته مموری مربوط به ترد است.PAR-BS یکپارچه شامل پشتیبانی برای اولویت بندی ترد سیستم است و می تواند سطوح مختلف خدمات، از جمله ارائه خدمات صرفا فرصت طلب، ترد با اولویت های مختلف را شامل شود.ما طراحی معاوضه( trade off ) را که شامل PAR-BSمی شود را ارزیابی کرده وآن را با چهار پیشنهاد قبلی طرح زمانبندی DRAM بر روی سیستم 4-، 8-، و 16 هسته ای مقایسه کرده ایم.  ارزیابی ما نشان می دهد که، میانگین بیش از 100 4 workload (حجم کار) هسته است  ، PAR-BS ، تناسب را به اندازه 1.11 برابر بهبود می بخشد و توان سیستم 8.3 درصد رابا بهترین روش برنامه ریزی قبلی مقایسه می کند ، برنامه ریزی تناسب زمان هدر رفته مموریstall-time fair memory)  (STFM) ). بر اساس اولویت بندی ساده قوانین درخواست، PAR-BS برای پیاده سازی از STFMساده تر است.

مقدمه

حافظه ی DRAM یک منبع بزرگ به اشتراک گذاشته شده میان پردازنده های هسته ای متعدد در یک سیستم چیپ چند پردازنده (CMP) است. در زمان دسترسی این منبع به اشترک گذاشته شده ، ترد های مختلفی در هسته های مختلفی در حال اجرا هستند که می توانند برای یکدیگر تاخیر ایجاد کنند به دلیل مخاطرات اضافی بانک DRAM ، بافر سطری ، و باس دیتا/آدرس ایجاد شوند ..به علاوه همان گونه که ما در این مقاله نشان داده ایم ، رابط های درون ترد میتواند دسترسی موازی بانک لول (bank-level) به ترد  های منصر به فرد را مختل کند. در خواست های مموری که تاخیر های آن به هرحال به شدت همپوشانی خواهند داشت به طور سریالی دسته بندی میشوند.، که می تواند به طور قابل توجهی کارایی یک ترد را پایین بیاورد. به علاوه ، بعضی از ترد ها که به طور نامناسبی الویت دهی شده اند ، در زمانی که دیگر ترد ها – شاید ترد های مهم تر- می توانند به مدت طولانی اجرا نشوند.چنین تاثیر های منفی غیر کنترل شده ی درون ترد در داخل سیستم مموری DRAM موانع بحرانی برای ساختن یک CMP قابل کنترل که بادوام و قابل اندازه گیری باشد.که نتیجه می دهد 1)کارایی پایین سیستم و خطر رد سیستم [22،41] ، 2) اجرای غیر قابل پیش بینی برنامه ها که آنالیز اجرا ، بهینه سازی ، و جداسازی را به شدت سخت میکند. [28،22،25] 3) شناسایی ناراسایی آخرین یوزر که به طور طبیعی انتظار میرود که ترد ها با با الویت بالاتر (مساوی) سهم بیشتر (مساوی ) از کارایی سیستم به دست آورد.زمانی که تعداد هسته ها در یک  تراشه افزایش پیدا میکند، فشار بر روی سیستم DRAM نیز افزایش پیدا میکند و کارایی و تناسبی که به وسیله ی سیستم DRAM تامین میشد به عنوان یک موضوع بحرانی در کارایی پلتفرم آینده (CMP) مطرح است.به همین دلیل ، برای این که دوام و کارایی سیستم های CMP از بین نرود ، تکنیک های برنامه ریزی برای دسترسی به مموری که ارتباط درون ترد را کنترل و کم میکند ضروری هستند.

توجه:

• برای دانلود فایل word کامل ترجمه لطفا از گزینه افزودن به سبد خرید استفاده فرمایید.
• پس از خرید بلافاصله لینک دانلود فایل برای شما ایمیل خواهد شد.