توضیحات
پروژه طراحی یک مدار LFSR با وریلاگ
یک مدار LFSR با مشخصات زیر طراحی شده است:
- شیفت رجیستر به صورت پارامتری طراحی شده است. یعنی تعداد بیتهای آن توسط پارامتری در ابتدای ماجول تعریف شده.
- شیفت به سمت راست صورت گرفته است.
- بیت کم ارزش آن دارای اندیس 1 و بیت پر ارزش آن دارای ارزش n است که n تعداد بیتهای شیفت رجیستر است.
- با استفاده از generate کد به نحوی نوشته شده است که بتواند دو چند جمله ای زیر را بسته به مقدار n پیاده سازی نماید. مقدار n نمایانگر نوع و تعداد بیتهای LFSR است.
- برای LFSR یک ریست آسنکرون به صورت active low در نظر گرفته شده است.
- پریود کلاک 10 در نظر گرفته شده است.
- در testbench مقدار اولیه LFSR با استفاده سیگنال load_seed وبه صورت تصادفی (random) بارگذاری شده است.
- در testbench مقادیر محتوای LFSR را پس از بارگذاری مقدار seed و شروع به کار مدار، چاپ شده است. خروجی تقریباً شبیه شکل زیر است. خروجی یک بیتی LFSR در این تمرین، همان بیت پر ارزش است.
- فایلهای پروژه به صورت کامل پس از خرید فایل بلافاصله در اختیار شما قرار خواهد گرفت.
سفارش پروژه متلب
درصورتیکه این پروژه دقیقا مطابق خواسته شما نمی باشد، با کلیک بر روی کلید زیر پروژه دلخواه خود را سفارش دهید.
نقد و بررسیها
هنوز بررسیای ثبت نشده است.