ترجمه طراحی RF براساس مقسم فرکانس قابل برنامه‌ريزی برای دسترسی بی سيم

توضیحات

 عنوان فارسی: طراحی RF – براساس مقسم فرکانس قابل برنامه‌ريزی براي دسترسی بی سيم IEEE 802.11a 857883

عنوان انگلیسی مقاله ترجمه شده:

www.iosrjournals.org www.iosrjournals.org 1 | Page A Design of RF – Based Programmable Frequency Divider for IEEE 802.11a Wireless Access

چکیده

هدف پروژه من، طراحی و شبیه‌سازی مقسم فرکانس با استفاده از نرم‌افزار ADS است. پروژه من کاملا بر روی استاندارد IEEE 802.11a تاکید شده است. IEEE 802.11a استاندارد شبکه‌های بی‌سیم محلی را توصیف می‌کند. اساس پروژه من، SCL است. این قسمت پایان‌نامه یک مرور کلی از تکامل مقسم فرکانس دیجیتال قابل برنامه‌ریزی با استفاده از تکنولوژی CMOS فراهم می‌کند.

کلید واژه ها: مقسم دو مدول، OFDM، لچ RS، SCL، شمارنده Swallow

معرفی

فرکانس، یک پارامتر از سیگنال الکترونیکی است که به محققین، برای بهبود و استانداردسازی سیستم مخابراتی و الکترونیکی به بهره‌ورترین و کارآمدترین روش، یک دامنه گسترده می‌دهد. همانطور که سیستم مخابراتی رشد می‌کند، این سیستم از فرکانس، به عنوان مهم‌ترین پارامتر برای توسعه خود استفاده می‌کند. در موبایل، مخابرات و ارتباطات کامپیوتری، تقسیم فرکانس به منظور انجام انتخاب برای فرکانس مرکزی و فرکانس ترکیبی، مهم‌ترین و حساس‌ترین عمل در حال حاضر است. در سیستم ارتباطات بی‌سیم، ضرورت استانداردهای بی‌سیم مختلف برای کاربردهای متفاوت وجود دارد. با این حال، وجه اشتراک همه این استانداردها این است که، داده‌ها باید به نحوی بر روی یک موج رادیویی حامل مدوله شده[1]، انتقال یابند و سپس، سیگنال مودوله شده از طریق هوا انتقال داده شود و در طرف گیرنده، دریافت و دمدوله[2] شود. در هر دو طرف فرستنده و گیرنده، یک سیگنال حامل دقیق RF باید تولید شود. بنابراین، صرف نظر از استاندارد بی‌سیم، یک ترکیب‌کننده فرکانس رادیویی همیشه مورد نیاز است.

مقسم فرکانس، یک بلوک ساختاری مهم در مدارات ماکرویو و RFIC امروزی است زیراکه، این یک بخش جدایی ناپذیر از مدار حلقه قفل فاز[3] است. در یک حلقه PLL نمونه، خروجی نوسان‌ساز کنترل شده با ولتاژ[4]، به وسیله یک مقسم فرکانسی به یک فرکانسی که نوسان‌ساز کریستالی جبران‌شده دمایی[5] عمل می‌کند (معمولا از 10 مگاهرتز تا 30 مگاهرتز)، تقسیم شده است. سیگنال تقسیم شده و TCXO برای مقایسه، به آشکارساز فاز تغذیه می‌شود. اختلاف فاز خروجی برای تنظیم فرکانس خروجی VCO به کار برده شده است. مقسم فرکانس هم‌چنین برای تولید یک سیگنال دقیق I/Q، اگر سیگنال ورودی سیکل وظیفه[6] 50% داشته باشد برای مدولاتورها یا دمدولاتورهای مدرن مربع‌کننده[7] و فاز، به طور گسترده به کار برده شده است. برای سیگنال با سیکل وظیفه به جز 50%، یک مقسم تقسیم بر 2 اضافی می‌تواند برای تولید سیکل وظیفه 50% به کار برده شود. در مقایسه با مقاومت و خازن سنتی نسل چهارم، پیاده‌سازی روش مقسم فرکانس آسان‌تر، توان آن پائین‌تر و عدم تعادل فاز کوچک‌تر ارائه می‌کند.

1. منطق کوپل شده سورس

گیت‌های ‌SCL‌، دیفرانسیلی هستند. پیاده‌سازی توابع منطقی مبتنی بر روش سری کردن گیت[8] یعنی به وسیله پشته کردن جفت‌های سورس کوپل شده است. با این وجود، این روش، حداقل ولتاژ تغذیه مجاز را برای عملکرد جفت ترانزیستور پشته، به شدت محدود می‌کند که این می تواند یک نقطه ضعف جدی در مدارهای ولتاژ پائین و توان پائین فعلی باشد.

2.1 توپولوژی و عملکرد

SCL یک مدار منطقی دو rail است که هر دو متغیر و مکمل آن (  و ) را به عنوان جفت ورودی به کار می‌برد. خروجی یک مدار دو rail نیز یک جفت (  و ) است که گیت بعدی را در منطق آبشاری، درایو می‌کند. با این وجود، منطق دو rail، تفاضل ( ) را به عنوان متغیر منطقی به جای فقط یکی از آن‌ها یا دیگری تفسیر می‌کند. هنگامی که در سطح جبر بولی نگاه شود، کاربرد هر دو متغیر و مکمل آن، غیر ضروری است. نتیجه با آنچه به وسیله مدار تک rail یافت می‌شود، یکسان است اما شبکه‌های دو rail از نظر سیم‌بندی پیچیده‌تر هستند.

شماتیک مدار گیت معکوس کننده SCL که از یک جفت سورس کوپل شده NMOS که ترانزیستورها در اشباع یا ناحیه قطع عمل می‌کنند، ساخته شده است، در شکل 1 نشان داده شده است که، تقریب خوبی از رفتار یک سوئیچ جریان کنترل شده با ولتاژ می‌باشد. جریان بایاس (Iss)، به یکی از دو شاخه خروجی هدایت می‌شود و به وسیله دو ترانزیستور PMOS که در ناحیه خطی (مقاومت  pull upبار فعال) کار می‌کنند، به یک ولتاژ خروجی دیفرانسیلی تبدیل می‌شود. تابع منطقی SCL، به وسیله بلوک منطقی متصل شده بین بار فعال (PMOS) و منبع جریان (Iss) پیاده‌سازی شده است. برای یک بافر / معکوس‌کننده، بلوک منطقی، یک زوج تفاضلی است که به وسیله ترانزیستورهای M1 و M2 از نوع NMOS ساخته می‌شود. گیت SCL‌، بار فعال PMOS را به کار می‌برد. اما انواع دیگر بار نظیر مقاومت فیزیکی یا یک دیود متصل شده به NMOS/PMOS می‌تواند به کار برده شود. با این وجود، بار مقاومتی به طور معمول انتخاب نمی‌شود زیراکه، سطح سیلیکونی بزرگ نیاز است و خازن پارازیتی آن می‌تواند فعال شود. برای نوع دوم بار، سطوح خروجی، ولتاژ آستانه را از دست خواهد داد، علاوه بر این، برای جریان‌های بایاس عملی، بار دیود MOS از بار فعال PMOS کندتر است. عملکرد معکوس‌کننده SCL منطق SCL‌، مبتنی بر مدار زوج ورودی دیفرانسیلی است. دو ورودی، عبور جریان از طریق دو شاخه زوج دیفرانسیلی را کنترل می‌کنند. برای نمونه، اگر VGS (M2) از VGS (M1) بیشتر باشد، جریان ID2 بیش از جریان ID1 است.

شکل 1: معکوس کننده SCL

بنابراین، ولتاژ خروجی Vo2 تا رسیدن به حالت ماندگار شروع به کاهش می‌کند که جریان عبوری از طریق بار فعال PMOS (M4) برابر ID2 شود. در این زمان، Vo1 از طریق M3 تا مقدار VDD شارژ شده است. نوسان ولتاژ خروجی  برابر اختلاف ولتاژ بین Vo1 و Vo2 در حالت ماندگار تعریف می‌شود. میزان جریان عبوری از طریق شاخه روشن (M2)، تاخیر گذار (0    1) گیت منطقی را کنترل می‌کند. در حالیکه بار اکتیو PMOS(M3) شارژ گره های خروجی (1    ‌0) را کنترل می‌کند. با تعریف ΔV به صورت افت ولتاژ M3 (M4) به علت جریان درین معادل Iss، نوسان منطق گیت ( ) برابر ΔV‌2 خواهد بود. برای رسیدن به بهترین عملکرد، تمام جریان‌هایی که از طریق شاخه روشن و مقاومت بار (PMOS) عبور می‌کنند به منظور کاهش تاخیر RC باید کوچک باشند.

SCL چند مزیت دارد. فایده نخست استفاده از SCL به جای انواع منطق دیگر، سرعت است. مدارهایی که با منطق SCL پیاده‌سازی می‌شوند، در فرکانس‌های بالاتری می‌توانند عمل کنند. هم‌چنین مدارهای SCL، باتوجه به ماهیت دیفرانسیلی و نداشتن نویز سوئیچینگ، برای ادغام در محیط‌های کم‌نویز، ایده‌آل هستند.

شکل 2: شماتیک یک SCL D Latch

توجه:

• برای دانلود فایل word کامل ترجمه از گزینه افزودن به سبد خرید بالا استفاده فرمایید.
• لینک دانلود فایل بلافاصله پس از خرید بصورت اتوماتیک برای شما ایمیل می گردد.

سفارش ترجمه مقاله

به منظور سفارش ترجمه تخصصی مقالات خود بر روی کلید زیر کلیک نمایید.

سفارش ترجمه تخصصی